MPC852TVR50A Mikroprocesory MPU Ethernet 50 MHz Ethernet I2C SPI UART USB

opis produktu

MPC852TVR50A wysokiej jakości Mikroprocesory MPU Ethernet 50 MHz Ethernet I2C SPI UART USB

Cechy

Poniższa lista podsumowuje kluczowe cechy MPC852T:

• Wbudowany rdzeń MPC8xx do 100 MHz

• Maksymalna częstotliwość pracy magistrali zewnętrznej wynosi 66 MHz

— Częstotliwości rdzenia 100 MHz/80 MHz obsługują tylko tryb 2:1

— Częstotliwości rdzenia 50 MHz/66 MHz obsługują zarówno tryby 1:1, jak i 2:1

• Pojedynczy, 32-bitowy rdzeń (zgodny z definicją architektury PowerPC) z 32, 32-bitowymi rejestrami ogólnego przeznaczenia (GPR)

— Rdzeń wykonuje przewidywanie rozgałęzień z warunkowym pobieraniem wstępnym, bez warunkowego wykonywania

— 4 KB pamięci podręcznej danych i 4 KB pamięci podręcznej instrukcji

– 4-Kbajtowa pamięć podręczna instrukcji jest dwukierunkowa, asocjacyjna ze 128 zestawami

– 4-Kbajtowa pamięć podręczna danych jest dwukierunkowa, asocjacyjna ze 128 zestawami

– Spójność pamięci podręcznej zarówno dla pamięci podręcznej instrukcji, jak i danych jest utrzymywana na 128-bitowych (4-słowo) blokach pamięci podręcznej

– Pamięci podręczne są fizycznie adresowane, implementują ostatnio używany algorytm wymiany (LRU) i można je blokować na podstawie bloku pamięci podręcznej

— MMU z 32-wejściowymi TLB, w pełni asocjacyjnymi instrukcjami i danymi TLB

— MMU obsługują różne rozmiary stron 4, 16 i 512 KB oraz 8 MB;16 wirtualnych przestrzeni adresowych i 16 grup ochronnych

• Do 32-bitowej magistrali danych (dynamiczny rozmiar magistrali dla 8, 16 i 32 bitów)

• 32 linie adresowe

• Kontroler pamięci (osiem banków)

— Zawiera kompletny kontroler dynamicznej pamięci RAM (DRAM)

— Każdy bank może być chip select lub RAS do obsługi banku DRAM

— Do 30 stanów oczekiwania programowalnych na bank pamięci

— Bezklejowy interfejs do DRAM, SIMMS, SRAM, EPROM, flash EPROM i innych urządzeń pamięci

— Programowalny kontroler DRAM do obsługi większości interfejsów pamięci o rozmiarze i szybkości

— Cztery linie CAS, cztery linie WE, jedna linia OE

— Wybór układu rozruchowego dostępny podczas resetowania (opcje dla pamięci 8-, 16- lub 32-bitowej)

— Zmienne rozmiary bloków (32 KB–256 MB)

— Możliwość wyboru ochrony przed zapisem

— Logika arbitrażu magistrali na chipie

• Kontroler Fast Ethernet (FEC)

• Zegary ogólnego przeznaczenia

— Dwa 16-bitowe timery lub jeden 32-bitowy

— Tryb bramki może włączyć/wyłączyć liczenie

— Przerwanie można zamaskować podczas meczu referencyjnego i przechwytywania zdarzeń

• Jednostka integracji systemu (SIU)

— Monitor magistrali

— Programowy watchdog